1、1  原理图必须使用公司统一原理图库

在原理图设计中，必须采用公司统一原理图库，以保证设计的一致性和打包后封装、料单等结果的一致性。不使用公司统一原理图库造成的连接、封装错误个人承担责任。

注意使cds.lib中的路径指向库服务器eda-svr1的路径。库服务器每天会和公司统一库服务器同步2次确保最新。

在改版设计中尤其要注意这个问题，因为打包时会将部分库备份到本地，可能造成本地库和公司库不一致。

对于历史遗留的未采用统一图库的设计，可以豁免此项检查。但是如果经历改版，必须将原理图库切换至公司统一库，以保证料单的正确性和后续的可维护性。

1、2 原理图应采用0.100栅格

该栅格设置为一般器件库管脚间距的设置，采用非标准设置的栅格可能会导致其他人员重用原理图时无法对齐。

如果出现原理图库中的元件处于0.050栅格，无法对齐者，应和原理图库管理人员沟通解决。

1、3 图框大小

部门要求，除非器件符号太大无法在图面内放置，一律采用A4幅面的图框进行设计。部门一般均采用A4幅面进行打印，在A3幅面上绘制的原理图在A4幅面纸页上打印后字符无法分辨，难以进行走查、评审。故规定无特殊需要一律采用A4幅面图框进行设计。

1、4 图框上填写的内容和页码、总页数等信息应以用户变量（Customer Text）进行标注

采用用户变量方式标注，可以每页的内容一致，避免出错。如果因为填写错误修改，也只需修改一处即可完成整个原理图的修订，故要求所有原理图的图框信息应采用用户变量进行标注。

用户变量定义方法如下：

菜单中选择Tools – Options，选择Custom Variables标签。在表格中定义如下环境变量：

其中前面4项分别为产品类型、单板类型、单板版本、单板原理图文件编号，应向项目负责人和标准化管理人员咨询正确的内容。ADRAWN为绘图者的姓名，采用汉语拼音标示，全部使用大写字母，姓在前，名在后，以一个空格隔开。

定义变量后，采用菜单的Text – Custom Text选项可以在封面、各页图框放置变量。当前页码和总页数采用变量CURRENT_DESIGN_SHEET和TOTAL_DESIGN_SHEETS变量放置。

1、5 每一页左下角标注功能注释和修改日期

如下图所示，采用普通文本标注功能，采用CON_LAST_MODIFIED变量标注最后修改日期标注日期。

原公司原理图规范采用Drawing符号对原理图第二页进行标注。我们在实际应用中发现，采用每页标注可以知晓每页最后被修改的时间，所以部门要求每页都要标注最后修改时间。

采用环境变量的优点是可以直接将属性附着在图框上，拷贝图框的同时就可以拷贝最后修改时间记录。而采用Drawing符号必须规定一个组拷贝才能一起拷贝。故部门要求采用环境变量进行标注，如图例所示。

如果产品有特定规范，则采用何种方式标注以产品统一规范为准。

1、6 原理图必须署名。多人设计原理图应在相应页码署各自的姓名，封面署单板负责人的姓名。

如果一份原理图由多人完成，每个人完成其中一个部分，应在定义环境变量时定义多个环境变量，如ADRAWN1，ADRAWN2……以此类推。在分配任务时事先约定，在各自完成的部分分开填写相应的用户变量，实现分开署名。封面页的署名为单板负责人的署名。

对于改版、借鉴、调用的原理图，应署最后一次修改者本人姓名，而不是原作者姓名。原理图最后一次修改者对调用、借鉴后的结果负责。

1、7 原理图上所有的文字方向应该统一，文字的上方应该朝向原理图的上方（正放文字）或左方（侧放文字）

下图分别为符合规范和不符合规范的例子。

文字都向上或者向左，符合规范        文字方向不一致，有文字向右，字符重叠，不合规范

​​​​​​​1、8 原理图上的各种标注应清晰，不允许文字重叠。 

原理图上包括网络名、位好、器件管脚号等各中字符都不允许重叠下面是不符合规范的例子

​​​​​​​1、8 去耦电容的放置

去耦电容分为两种：局部去耦和全局去耦。局部去耦目的很明确的布置在芯片附近，为芯片和附近的信号提供信号回流路径和电源去耦。全局电容布置于板上各处。

将去耦电容和器件在原理图上靠近放置，可以有针对性、有计划地添加局部去耦，在布局时应该注意将相应位号的电容摆放在需要去耦的芯片附近。全局去耦电容主要分布在单板上没有去耦电容的部分，以及换层过孔的附近，提供信号回流通路

1、9 差分线命名

差分线推荐使用+/-结尾，便于在辨认网络，在布线时添加合适的约束以及信号完整性分析。因为事业部3G规范命名中出现信号命名以单板名称为后缀，差分线+/-符号放在中间的情况，为了兼容本规范允许+/-号放在中间。

无特殊情况推荐将+/-符号放在信号名最后。

1、10 时钟信号的命名

为了方便信号完整性分析和布线约束制定，并保证不引起歧义，时钟信号必须以规定的CLK后缀结束。其他信号，例如时钟使能信号等，一律禁止以该信号命名后缀结束。时钟信号命名还应体现出时钟频率。根据绘图者的习惯，可以体现出时钟的流向、用途、来源等信息。

例如：FPGA1_8K_CLK，FPGA2_33M_CLK，OIB0_52CHIP_TCLK都是符合规范的命名。

串联端接时钟网络的命名参见串联端接网络的绘制和命名

注：CHIP为CDMA中常用的时钟速率，1xCHIP为1.2288MHz。

1、11 串联端接网络的绘制和命名

对于源端端接网络，正确的画法应该是将串阻直接画在驱动器件的输出端，串阻和驱动器件之间的网络可以不进行命名，串阻之后的网络进行命名。如下图所示为一个正确的范例。

如果将串阻放在接收端，或者在串阻之前的信号进行命名，串阻之后的信号不进行命名，都会使得布线的分析和检查困难，甚至会造成串阻被放置在接收端而未被查出的结果，导致信号完整性较差。如下图是不正确的范例。

​​​​​​​1、12 电源及有特殊要求的网络命名

对于电源网络和有特殊要求的网络（例如阻抗控制，电流较大，布线层、过孔数有限制等），必须加以命名，这样在PCB进行布线布局时，就可以对相应网络进行特定的约束和检查，确保布线满足设计要求。

对于单板接口电源信号，应该和系统设计保持一致，不强制规范添加VCC前缀。但是《PCB设计说明》中必须明确申明，确保布线符合设计实际需要。

对于一些器件（例如时钟驱动器、锁相环等），其电源单独通过磁珠等进行滤波，往往忘记添加网络标号直接相连，或者添加普通的网络标号。这样的结果很可能导致该网络未按照电源进行布线，走线较细或者走较长线，带来性能上的降低

1、13 原理图库多部分构成的器件打包问题

一些器件因为管脚很多，在原理图库中被分成了几个部分，例如部分背板连接器、FPGA、CPU等。这些器件在绘图过程中很可能被放置在不同的页上。

在打包过程中，很可能出现一个器件的不同部分被分以不同的位号，成为多个器件；以及多个器件位号相互交错的问题。

一般避免此问题有如下方法：

1. 对同一个器件的不同部分，设置属性“Group”，定义为同一个组名（例如“FPGA1”）；
2. 设置位号硬属性“Location”后打包。（反标产生的为“$Location”软属性。）

以上两种方法不能同时使用，否则会出现错误信息（参见Package XL手册）。

一般情况下，为了避免打包时或者修改属性时出现其他问题，兼顾模块设计的需要，我们不推荐使用“Location”指定硬属性的方法解决此问题，建议定义“Group”属性。